```vhdl

-- Master-Slave flip-flop med ur aktiveret

bibliotek ieee;

brug ieee.std_logic_1164.all;

enhed master_slave_ff er

havn (

clk :i std_logic;

ce:i std_logic;

d :i std_logic;

q:ud std_logic

);

ende master_slave_ff;

arkitektur rtl af master_slave_ff er

signal q_master:std_logic:='0';

begynde

proces (clk, ce)

begynde

hvis rising_edge(clk) så

hvis ce ='1' så

q_master <=d;

ende hvis;

ende hvis;

afslutte proces;

proces (clk)

begynde

hvis rising_edge(clk) så

q <=q_master;

ende hvis;

afslutte proces;

ende rtl;

```