Altera Quartus er et software system, der tillader dig at oprette digitale logiske kredsløb ved hjælp af hardware -deskriptor sprog, såsom VHDL og Verilog . Quartus giver dig også mulighed for at simulere opførslen af ​​disse kredsløb , så du kan teste design, før den forpligtede sig til en programmerbar bank af logiske gates. Før du kan simulere opførsel af kredsløbet , skal du kompilere hardware deskriptor sprogkode i en Quartus kredsløb fil. Dette kan tage en masse tid, men dette kan drønede op ved at dreje på " Smart Compilation "-indstillingen. Ting du skal
Altera Quartus II Web Edition
Vis Flere Instruktioner
1

Klik Altera Quartus II ikonet for at starte programmet. Klik på " File" fra de vigtigste værktøjslinje, og vælg " Åbn ". Åbn det projekt, du ønsker at fremskynde . Alternativt kan du oprette et nyt projekt ved at vælge " Nyt projekt ". Dette projekt vil være tom , men du kan stadig foretage de nødvendige ændringer, så når du tilføjer nogle VHDL kode, vil din kompilering tid optimeres.
< Br > 2.

Klik på " Assignments " fra værktøjslinien . Klik på "Indstillinger " i menuen , der vises. Et nyt vindue åbnes.
3

Klik på " Compilation Process Settings" fra kolonnen i venstre side af vinduet. Den højre side af siden viser flere justerbare kompilering indstillinger.
4

Klik på boksen ved siden af ​​" Brug Smart- Compilation " for at slå denne funktion. Dette tvinger compileren til at springe "Analyser ", " Synthesis " og " Fitter " etaper . Disse stadier behandle optimere digitale kredsløb til at passe et bestemt stykke hardware . De er unødvendige skridt for de tidlige stadier af digitale kredsløb udvikling, hvor du kan være at gøre mange små ændringer, som hver kræver en kompilering at teste. Ved at dreje disse faser ud, kan du spare dig selv en masse tid.