Verilog HDL er en stor hardware beskrivelse sprog ( HDL) anvendes af hardware design fagfolk , især i halvleder-og elektronisk design industrien. Det blev indført i 1985 af Gateway Design System Corporation. Verilog HDL giver designere til at udvikle designs med et højt abstraktionsniveau i design , verifikation og implementering af digitale logik chips. Et kendskab til C programmeringssprog er nyttigt i at lære Verilog HDL. Hvad du har brug
Computer
Xilinx ISE
Vis Flere Instruktioner
1

Start et nyt projekt. Open Xilinx ISE og klik på menuen "Filer" , vælge " Nyt projekt ". Under projektets navn , skal du vælge " Full_Adder " og vælg " HDL til Top - Level " kildetype .
2

Vælg indstillinger. Din indstilling vil afhænge af, hvilke systemer du kører. Indtast de relevante indstillinger for Familie , Device og Package. For eksempel, hvis du kører en Xilinx Spartan 3 ville du vælge Spartan3 , XC3S200 og FT256 , hhv. Simulator , ISE Simulator ( VHDL /Verilog ) , for Synthesis Tool, XST ( VHDL /Verilog ) vælger. Og det foretrukne sprog , Verilog
3

Opret en ny kilde . Klik på "Næste ", indtil du ankommer til "Opret en ny kilde ", og klik derefter på " Ny kilde " og vælg " Verilog modul . " Udpeg det " Half_Adder ", og fortsætter med at klikke på "Næste ", indtil "Afslut " knappen kommer op , klik på det. Modulet bør nu blive vist .
4

Kør modulet. Erklær dine input og output til modulerne anvender primitiver . En halv adder bør bestå af to 1 -bit indgange og to 1 -bit udgange, som er forbundet til 1 XOR og 1 AND-gate . Højreklik på " syntetisere " og en menu boks vises. Vælg " Kør". Programmet løber gennem processen , og når færdig, skal en meddelelse om, at Synthesis blev fuldført vises.
5.

Vis hardware. Under Synthesis skal du dobbeltklikke -on " View RTL " opdragelse blokdiagram for hardware. Dobbeltklik på blokken for at vise den skematiske af kredsløbet, og tjekke det er så programmeret .