Verilog er en HDL - hardware beskrivende sprog - som bruges af udviklere til at beskrive hardware. Verilog navn er afledt af sprogets evne til både at kontrollere og logge udvikling og implementering af elektronik komponenter . SystemVerilog er en udvidelse af Verilog , og udvider på HDL protokoller . På grund af deres forhold, er de to HDL er meget ens. Men der er nogle vigtige faktorer, der gør det muligt at skelne dem fra hinanden. Programming Interface

SystemVerilog søger at fokusere mulighederne i Verilog og forbedre sproget evne til at kontrollere IP-baserede computerchips . SystemVerilog udvider på Verilog med implementeringen af ​​"C" edb-sprog support , så udviklere at definere HDL protokoller i populære computer programmeringssprog som C og C + +.
Development
< p> Verilog blev udviklet af automatiserede Integrated Design Systems i 1985. Nitten år senere, Accellera introducerede SystemVerilog at udvide Verilog evner . Verilog startede som en privat HDL, før de offentliggøres i 1980. Efter Verilog blev en offentlig HDL, Acellera var i stand til både at udvide standarden til SystemVerilog og vedligeholde forældreløse Verilog HDL.
Objekt og Assertion baseret Verifikation

i modsætning til Verilog indeholder SystemVerilog HDL både objekt- baseret og påstand -baserede kontrol. SystemVerilog kan bruges til at lave true /false -typen påstande om almindeligt anvendte test moduler, som skærer en del af arbejdet ud af implementering af den eksterne test moduler til verifikationsprocessen .
IEEE Labels
< br >

Verilog er tildelt IEEE 1364 klassifikationen af Institute of Electrical and Electronics Engineers , mens SystemVerilog er mærket som IEEE 1800. IEEE afgør et sæt standarder eller specifikationer , skal denne projekterne opfylde for at bære " IEEE " label . De numeriske etiketter bidrage til at skelne Verilog og SystemVerilog fra IEEE utallige andre standarder og projekter - der er over 1.300 hardware og software protokoller udviklet af IEEE udvalget

.