Verilog er et programmeringssprog, som beskriver digital hardware. Påstande er udsagn der definerer forventede betingelser inden for et program. I Verilog er påstande anvendes til at definere , at dit kredsløb skal støde på under normal drift. Disse påstande kan anvendes til at analysere kredsløb for fejl . Nogen programmering fejl kan føre til en fejlslagen påstand, der hjælper dig med at spore en fejl tilbage til sin egentlige årsag. Du bør tilføje påstande til din Verilog program til at hjælpe dig med debug systemet, og som et redskab til at støtte andre programmører , når de gennemgår din kode . Ting du skal
Verilog Integrated Development Environment (IDE ), såsom Altera Quartus II (se Ressourcer til link)
Vis Flere Instruktioner
1

Åbn Verilog IDE ved at klikke på dens ikon . Opret et nyt projekt ved at klikke på "File " og derefter vælge " Nyt projekt Wizard. " Et nyt projekt vises. Vælg et navn og bibliotek for dette projekt. Tryk på knappen "Næste" for at bevæge sig gennem resten af ​​siderne , efterlader alle indstillingerne på deres standard. Tryk på knappen "Udfør" for at oprette projektet.
2

Vælg " Filer" og derefter "Ny " for at åbne en fil skabelse vindue . Vælg " Verilog HDL File" og tryk på " OK" knappen for at tilføje en ny Verilog fil til projektet. Et tomt Verilog fil vises i brødteksten editor vinduet.
3

Opret et modul, opkaldt efter projektet. For eksempel , " Påstande ", hvis dit projekt er navngivet , kan du skrive følgende modul definition:

modul Påstande ,
4

Erklær to registre , der holder værdier , med navnet " A" og "B ", som dette : Hej

reg A , B ,
5

Indstil den oprindelige værdi for hvert register som dette : Hej

indledende begynde A = 0 ; indledende begynde B = 1,
6

Antag at du har en "hvis" erklæring om, at tester, om "A" ikke er lig "B. " På dette tidspunkt i programmet , bør dette altid være sandt , da "A" og "B" var bare initialiseret ved forskellige værdier. Dette ville være et godt sted at sætte en " hævde " erklæring . Skriv følgende "hvis" erklæring , efterfulgt af en " hævde " erklæring : Hej

if (! A = B ) hævder ( ! A = B ),
7

Skriv en mere verbose " hævde " erklæring , der udskriver beskeder , når en " hævde " erklæring behandles. Erstatte " hævde (A = B! ) " Erklæring med følgende : Hej

hævde ( ! A = B) $ display ( " . Assertion passerede A ikke er lig B. ") ellers $ fejl ( " Assertion mislykkedes A lig B.. ")
8

Kør programmet ved at trykke på den grønne " Play" knappen placeret på den øverste værktøjslinje. Programmet bør udskrive følgende meddelelse: " Assertion bestået. A ikke lige B. " Men hvis nogle fejl opstår der sætter værdien" B "til nul, vil påstanden mislykkes, og fejlmeddelelsen " Assertion mislykkedes. A lig B. "vises .
9

påstand beskeder til at analysere tilstanden af ​​dit program og kontrollere alle dine antagelser om design . Når en påstand gentagne gange , er der en fejl i det program , der undlader at opfylde dine design kriterier . Du kan arbejde dig vej fra den påstand tilbage til den egentlige årsag til denne fejl.