Verilog er en Hardware Descriptor Language, eller HDL, og det bruges til at beskrive digitale kredsløb ved hjælp programmeringssprog semantik. Du kan bruge Verilog og fælles programmeringssprog kontrol udsagn som "hvis" udsagn til at generere hændelser i et digitalt kredsløb . For eksempel kan du oprette en elektrisk puls på den faldende kanten af ​​en clock -signal. Et ur signal er et tog af firkantede bølger , hvor hver firkant bølge genereres mange gange i sekundet . Der er to sider af firkantet bølge : den stigende kant og faldende kant. Du kan udløse begivenheder på en af ​​kanterne . Ting du skal
Verilog Integrated Development Environment (IDE ), såsom Altera Quartus II (se ressource for link)
Vis Flere Instruktioner
1

Åbn Verilog IDE og oprette et nyt projekt ved at klikke på " Filer" og derefter vælge " nyt projekt Wizard. " et projekt skabelse vises. Vælg et navn og bibliotek for dette projekt. For eksempel kan du navngive projektet " puls ", og placere den i mappen " C: . \\ Verilog Projects " Tryk på knappen "Næste" for at bevæge sig gennem resten af ​​siderne , efterlader alle indstillingerne på deres standard. Tryk på knappen "Udfør" for at oprette projektet.
2

Vælg " Filer" og derefter "Ny " for at åbne en fil skabelse vindue . Vælg " Verilog HDL File" og tryk på " OK" knappen for at tilføje en ny Verilog fil til projektet. Et tomt Verilog fil vises i brødteksten editor vinduet.
3

Definer en ny " modulet" , der har samme navn som projektet. Dette modul vil huse hele koden for puls -programmet. Når du definerer et modul , kan du også definere input og output parametre. Den " puls "-modulet skal bruge to parametre: a clock signal og en udgang til den genererede puls. Skriv følgende for at definere modul med disse parametre : Hej

modul puls (ur , puls ),
4

Definer to signaler : et input clock -signal og et output puls signal. Kloksignalet benyttes til at udløse en impuls på sin faldende kant . Den faldende kant er der, hvor uret signal overgange fra en høj værdi til en lav værdi . I modsætning hertil er den stigende kant , hvor uret signal overgange fra en lav værdi til en høj værdi . Kloksignalet fastholder højt signal for den samme mængde tid som et lavt signal , skaber et mønster, der ligner et tog af kasser . Du kan definere begge signaler med følgende to udsagn :

input ur, output puls ,
5

Skriv følgende erklæring for at udføre en række handlinger med hvert kryds af uret signal , udløser den faldende kanten af uret : Hej

altid @ ( negedge ur)
6

Placer en enkelt bit på " pulsen " output -signal, som dette : Hej

puls <= 1'b1 ;
7

End modulet med følgende erklæring : Hej

endmodule
8

Kompiler og teste din kredsløb ved at trykke på "Play" knappen placeret i de vigtigste værktøjslinjen i Quartus II software. Dette kredsløb genererer en puls på faldende kanten af uret signal.